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      基于漏場板的電流孔徑異質結晶體管及其制作方法與流程

      文檔序號:11252715
      基于漏場板的電流孔徑異質結晶體管及其制作方法與流程

      本發明屬于微電子技術領域,涉及半導體器件,特別是基于漏場板的電流孔徑異質結晶體管,可用于電力電子系統。

      技術背景

      功率半導體器件是電力電子技術的核心元件,隨著能源和環境問題的日益突出,研發新型高性能、低損耗功率器件就成為提高電能利用率、節約能源、緩解能源危機的有效途徑之一。而在功率器件研究中,高速、高壓與低導通電阻之間存在著嚴重的制約關系,合理、有效地改進這種制約關系是提高器件整體性能的關鍵。隨著微電子技術的發展,傳統第一代Si半導體和第二代GaAs半導體功率器件性能已接近其材料本身決定的理論極限。為了能進一步減少芯片面積、提高工作頻率、提高工作溫度、降低導通電阻、提高擊穿電壓、降低整機體積、提高整機效率,以GaN為代表的寬禁帶半導體材料,憑借其更大的禁帶寬度、更高的臨界擊穿電場和更高的電子飽和漂移速度,且化學性能穩定、耐高溫、抗輻射等突出優點,在制備高性能功率器件方面脫穎而出,應用潛力巨大。特別是采用GaN基異質結結構的橫向高電子遷移率晶體管,即橫向GaN基高電子遷移率晶體管HEMT器件,更是因其低導通電阻、高擊穿電壓、高工作頻率等特性,成為了國內外研究和應用的熱點、焦點。

      然而,在橫向GaN基HEMT器件中,為了獲得更高的擊穿電壓,需要增加柵漏間距,這會增大器件尺寸和導通電阻,減小單位芯片面積上的有效電流密度和芯片性能,從而導致芯片面積和研制成本的增加。此外,在橫向GaN基HEMT器件中,由高電場和表面態所引起的電流崩塌問題較為嚴重,盡管當前已有眾多抑制措施,但電流崩塌問題依然沒有得到徹底解決。為了解決上述問題,研究者們提出了垂直型GaN基電流孔徑異質結晶體管,參見AlGaN/GaN current aperture vertical electron transistors,IEEE Device Research Conference,pp.31-32,2002。GaN基電流孔徑異質結晶體管可通過增加漂移層厚度提高擊穿電壓,避免了犧牲器件尺寸和導通電阻的問題,因此可以實現高功率密度芯片。而且在GaN基電流孔徑異質結晶體管中,高電場區域位于半導體材料體內,這可以徹底地消除電流崩塌問題。2004年,Ilan Ben-Yaacov等人利用刻蝕后MOCVD再生長溝道技術研制出AlGaN/GaN電流孔徑異質結晶體管,該器件未采用鈍化層,最大輸出電流為750mA/mm,跨導為120mS/mm,兩端柵擊穿電壓為65V,且電流崩塌效應得到顯著抑制,參見AlGaN/GaN current aperture vertical electron transistors with regrown channels,Journal of Applied Physics,Vol.95,No.4,pp.2073-2078,2004。2012年,Srabanti Chowdhury等人利用Mg離子注入電流阻擋層結合等離子輔助MBE再生長AlGaN/GaN異質結的技術,研制出基于GaN襯底的電流孔徑異質結晶體管,該器件采用3μm漂移層,最大輸出電流為4kA·cm-2,導通電阻為2.2mΩ·cm2,擊穿電壓為250V,且抑制電流崩塌效果好,參見CAVET on Bulk GaN Substrates Achieved With MBE-Regrown AlGaN/GaN Layers to Suppress Dispersion,IEEE Electron Device Letters,Vol.33,No.1,pp.41-43,2012。同年,由Masahiro Sugimoto等人提出的一種增強型GaN基電流孔徑異質結晶體管獲得授權,參見Transistor,US8188514B2,2012。此外,2014年,Hui Nie等人基于GaN襯底研制出一種增強型GaN基電流孔徑異質結晶體管,該器件閾值電壓為0.5V,飽和電流大于2.3A,擊穿電壓為1.5kV,導通電阻為2.2mΩ·cm2,參見1.5-kV and 2.2-mΩ-cm2Vertical GaN Transistors on Bulk-GaN Substrates,IEEE Electron Device Letters,Vol.35,No.9,pp.939-941,2014。

      傳統GaN基電流孔徑異質結晶體管是基于GaN基寬禁帶半導體異質結結構,其包括:襯底1、漂移層2、孔徑層3、左、右兩個對稱的電流阻擋層4、孔徑5、溝道層6、勢壘層7和鈍化層14;勢壘層7上面的兩側淀積有源極11,源極11之間的勢壘層7上外延有帽層8,帽層8兩側刻有兩個臺階9,帽層8的上面淀積有柵極12,源極11下方通過注入形成兩個注入區10,襯底1下面淀積有漏極13,鈍化層14完全包裹除了漏極13底部以外的所有區域,如圖1所示。

      經過十多年的理論和實驗研究,研究者們發現,上述傳統GaN基電流孔徑異質結晶體管結構上存在固有缺陷,會導致器件中電場強度分布極不均勻,尤其是在電流阻擋層與孔徑區域交界面下方附近的半導體材料中存在極高的電場峰值,從而引起器件過早擊穿。這使得實際工藝中很難實現通過增加n型GaN漂移層的厚度來持續提高器件的擊穿電壓。因此,傳統結構GaN基電流孔徑異質結晶體管的擊穿電壓普遍不高。為了獲得更高的器件擊穿電壓,并可以通過增加n型GaN漂移層的厚度來持續提高器件的擊穿電壓,2013年,Zhongda Li等人利用數值仿真技術研究了一種基于超結的增強型GaN基電流孔徑異質結晶體管,研究結果表明超結結構可以有效調制器件內部的電場分布,使處于關態時器件內部各處電場強度趨于均勻分布,因此器件擊穿電壓可達5~20kV,且采用3μm半柱寬時擊穿電壓為12.4kV,而導通電阻僅為4.2mΩ·cm2,參見Design and Simulation of 5-20-kV GaN Enhancement-Mode Vertical Superjunction HEMT,IEEE Transactions on Electron Decices,Vol.60,No.10,pp.3230-3237,2013。采用超結的GaN基電流孔徑異質結晶體管從理論上可以獲得高擊穿電壓,且可實現擊穿電壓隨n型GaN漂移層厚度的增加而持續提高,是目前國內外已報道文獻中擊穿電壓最高的一種非常有效的大功率器件結構。然而,超結結構的制造工藝難度非常大,尤其是厚n型GaN漂移層情況下,幾乎無法實現高性能超結結構的制作。此外,在采用超結結構的GaN基電流孔徑異質結晶體管中,當器件導通時超結附近會產生額外的導通電阻,且該導通電阻會隨著漂移層厚度的增加而不斷增加,因此雖然器件的擊穿電壓隨著漂移層厚度的增加而提高,但是器件的導通電阻也會相應的增加,器件中擊穿電壓與導通電阻之間的矛盾并沒有徹底解決。因此,探索和研發制造工藝簡單、擊穿電壓高、導通電阻小的新型GaN基電流孔徑異質結晶體管,非常必要、迫切,具有重要的現實意義。

      場板結構已成為橫向GaN基HEMT器件中用于提高器件擊穿電壓和可靠性的一種成熟、有效的場終端技術,且該技術可以實現器件擊穿電壓隨場板的長度和結構變化而持續增加。近年來,通過利用場板結構已使橫向GaN基HEMT器件的性能取得了突飛猛進的提升,參見High Breakdown Voltage AlGaN–GaN Power-HEMT Design and High Current Density Switching Behavior,IEEE Transactions on Electron Devices,Vol.50,No.12,pp.2528-2531,2003,和High Breakdown Voltage AlGaN–GaN HEMTs Achieved by Multiple Field Plates,IEEE Electron Device Letters,Vol.25,No.4,pp.161-163,2004,以及High Breakdown Voltage Achieved on AlGaN/GaN HEMTs With Integrated Slant Field Plates,IEEE Electron Device Letters,Vol.27,No.9,pp.713-715,2006。在實際應用中,研究者們還發現在電動汽車、功率管理系統、S類功率放大器等許多技術領域中,往往需要功率器件具有很強的反向阻斷,即反向關態,能力,也就是希望器件在關態下具有很高的負的漏極擊穿電壓,即反向擊穿電壓。而通常的場板都是與柵極或源極相連,因此當器件漏極施加非常低的反向電壓時,器件柵極便會正向開啟,并通過很大柵電流,從而導致器件失效。因此,為了改善功率器件的反向阻斷能力,2009年EldadBahat-Treidel等人提出了一種采用肖特基漏極的功率器件,參見AlGaN/GaN HEMT With Integrated Recessed Schottky-Drain Protection Diode,IEEE Electron Device Letters,Vol.30,No.9,pp.901-903,2009。然而,肖特基漏極在提高器件反向阻斷特性方面的能力十分有限,因此為了更有效地改善功率器件的反向阻斷能力,研究者們將場板技術引入到了器件漏極,形成了漏場板結構,參見Design optimization of high breakdown voltage AlGaN-GaN power HEMT on an insulating substrate for RONA-VB tradeoff characteristics,IEEE Transactions on Electron Devices,Vol.52,No.1,pp.106-111,2005,和Influence of a drain field plate on the forward blocking characteristics of an AlGaN/GaN high electron mobility transistor,Chinese Physics B,Vol.22,No.11,pp.117307-1-4,2013,以及Reverse blocking characteristics and mechanisms in Schottky-drain AlGaN/GaN HEMT with a drain field plate and floating field plates,Chinese Physics B,Vol.25,No.1,pp.017303-1-6,2016。因此,將漏場板結構引入GaN基電流孔徑異質結晶體管中,以提高器件的反向阻斷能力,具有非常重要的優勢。然而,截至目前國內外仍然沒有將漏場板結構成功應用于GaN基電流孔徑異質結晶體管中的先例。



      技術實現要素:

      本發明的目的在于針對上述已有技術的不足,提供一種基于漏場板的電流孔徑異質結晶體管及其制作方法,以減小器件的制作難度,提高器件的反向擊穿電壓,實現反向擊穿電壓的可持續增加,顯著緩解器件擊穿電壓與導通電阻之間的矛盾,改善器件的反向擊穿特性和可靠性。

      為實現上述目的,本發明的技術方案是這樣實現的:

      一、器件結構

      一種基于漏場板的電流孔徑異質結晶體管,包括:襯底1、漂移層2、孔徑層3、左右兩個對稱的電流阻擋層4、溝道層6、勢壘層7和鈍化層14,勢壘層7上的兩側淀積有兩個源極11,兩個源極下方通過離子注入形成兩個注入區10,源極之間的勢壘層上外延有帽層8,帽層8兩側刻有兩個臺階9,帽層上面淀積有柵極12,襯底1下面淀積有肖特基漏極13,鈍化層14完全包裹在除肖特基漏極13底部以外的所有區域,兩個對稱的電流阻擋層4之間形成孔徑5,其特征在于:

      所述鈍化層14,采用階梯結構,即在鈍化層14背面的兩邊刻有整數個階梯,所有階梯上淀積有金屬,形成對稱的兩個整體階梯場板15,該階梯場板與肖特基漏極13電氣連接,形成階梯漏場板,階梯場板的下邊界所在高度低于或等于襯底1的下邊界所在高度;

      所述階梯場板15的下方和鈍化層14的下方填充有絕緣介質材料,以形成保護階梯場板15的保護層16。

      二、制作方法

      本發明制作基于漏場板的電流孔徑異質結晶體管的方法,包括如下過程:

      A.在采用n-型GaN材料的襯底1上外延n-型GaN半導體材料,形成漂移層2;

      B.在漂移層2上外延n型GaN半導體材料,形成厚度c為0.5~2μm、摻雜濃度為1×1015~1×1018cm-3的孔徑層3;

      C.在孔徑層3上制作掩模,利用該掩模在孔徑層內的兩側位置注入劑量為1×1015~1×1016cm-2的p型雜質,制作厚度b與孔徑層厚度相同,寬度a為0.5~4μm的電流阻擋層4,兩個對稱的電流阻擋層4之間形成孔徑5;

      D.在兩個電流阻擋層4和孔徑5上部外延GaN半導體材料,形成厚度為0.04~0.2μm的溝道層6;

      E.在溝道層6上部外延GaN基寬禁帶半導體材料,形成厚度為5~50nm的勢壘層7;

      F.在勢壘層7的上部外延p+型GaN半導體材料,形成厚度為0.02~0.25μm的帽層8;

      G.在帽層8上制作掩模,利用該掩模在帽層8左、右兩側進行刻蝕,且刻蝕區深度等于帽層的厚度,形成臺階9,兩個臺階之間的帽層8與左右兩個電流阻擋層4在水平方向上的交疊長度均大于0μm;

      H.在未被帽層8覆蓋的勢壘層7上部以及帽層上部制作掩模,利用該掩模在勢壘層內兩側注入劑量為1×1015~1×1016cm-2的n型雜質,以制作注入區10,其中,兩個注入區的深度均大于勢壘層7厚度,且小于溝道層6與勢壘層7兩者的總厚度;

      I.在兩個注入區10上部、兩邊未被帽層8覆蓋的勢壘層7上部以及帽層8上部制作掩模,利用該掩模在兩個注入區上部淀積金屬,以制作源極11;

      J.在源極11上部、兩邊未被帽層8覆蓋的勢壘層7上部、帽層8上部制作掩模,利用該掩模在帽層8上部淀積金屬,以制作柵極12;

      K.在整個襯底1的背面上淀積金屬,以制作肖特基漏極13;

      L.在除了肖特基漏極13底部以外的其他所有區域淀積絕緣介質材料,形成包裹的鈍化層14;

      M.在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,利用該掩模在鈍化層14背面的左右兩邊內進行刻蝕,形成第1個平臺;

      N.制作第1階梯至第m階梯,過程如下:

      N1)在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,利用本次掩模在第1個平臺內進行刻蝕,形成第1階梯,并得到第2個平臺;

      N2)在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,利用本次掩模在第2個平臺內進行刻蝕,形成第2階梯,并得到第3個平臺;

      以此類推,直至形成第m階梯和第m+1個平臺,各級階梯寬度為Si,Si自下而上依次增大,i為整數且m≥i≥1,m根據器件實際使用要求確定,其值為大于等于1的整數;

      O.在肖特基漏極13的背面以及帶有m個階梯的鈍化層14的背面制作掩模,利用該掩模在左右兩邊的第1階梯至第m階梯上淀積連續的金屬,形成左右對稱的兩個階梯場板15,并將該兩側的階梯場板15與肖特基漏極13電氣連接,該階梯場板15的下邊界所在高度低于或等于襯底1的下邊界所在高度,階梯場板15與漂移層2最近處的水平間距為t,滿足t<Si,Si為各級階梯寬度;

      P.在肖特基漏極13的背面、階梯場板的下部區域和鈍化層14的背面制作掩模,利用該掩模,在兩個階梯場板15下部區域和鈍化層14的背面淀積絕緣介質材料,以制作保護層16,完成整個器件的制作。

      本發明器件與傳統GaN基電流孔徑異質結晶體管比較,具有以下優點:

      1.實現反向擊穿電壓持續增加。

      本發明采用了漏階梯場板,利用該階梯場板有效調制漂移層內電場分布,使得器件漂移層內的高電場區面積顯著增加,并可在階梯場板的每個階梯處漂移層兩側表面附近形成新的電場峰,且電場峰數目與階梯場板的階梯數相等;

      通過調整階梯場板與漂移層之間鈍化層的厚度、階梯的寬度和高度,可以使得階梯場板對應的漂移層內各電場峰值近似相等,且小于GaN基寬禁帶半導體材料的擊穿電場,從而提高了器件的反向擊穿電壓,且通過增加階梯場板的階梯數目可實現擊穿電壓的持續增加。

      2.在提高器件反向擊穿電壓的同時,器件導通電阻幾乎恒定。

      本發明通過在器件兩側采用漏階梯場板的方法來提高器件反向擊穿電壓,由于場板不會影響器件導通電阻,當器件導通時,在器件漂移層內部只存在肖特基漏極附近的耗盡區,并未引入其它耗盡區,因此,隨著階梯場板階梯數目增加,器件的反向擊穿電壓持續增加,而導通電阻幾乎保持恒定。

      3.工藝簡單,易于實現,提高了成品率。

      本發明器件結構中,階梯場板的制作是通過在漂移層兩側的鈍化層中刻蝕階梯并淀積金屬而實現的,其工藝簡單,且不會對器件中半導體材料產生損傷,避免了采用超結的GaN基電流孔徑異質結晶體管結構所帶來的工藝復雜化問題,大大提高了器件的成品率。

      以下結合附圖和實施例進一步說明本發明的技術內容和效果。

      附圖說明

      圖1是傳統GaN基電流孔徑異質結晶體管的結構圖;

      圖2是本發明基于漏場板的電流孔徑異質結晶體管的結構圖;

      圖3是本發明制作基于漏場板的電流孔徑異質結晶體管的流程圖;

      圖4是本發明制作制作第1階梯至第m階梯的流程圖;

      圖5是對本發明器件仿真所得的反向擊穿情況下的二維電場分布圖;

      圖6是沿圖5中器件漂移層右側邊緣的縱向電場分布圖。

      具體實施方式

      參照圖2,本發明基于漏場板的電流孔徑異質結晶體管是基于GaN基寬禁帶半導體異質結結構,其包括:襯底1、漂移層2、孔徑層3、左右兩個對稱的電流阻擋層4、孔徑5、溝道層6、勢壘層7和鈍化層14,該勢壘層7上面兩側淀積有源極11,兩個源極11下方有通過離子注入形成注入區10,源極11之間的勢壘層上外延有帽層8,帽層8兩側刻有臺階9,帽層上面淀積有柵極12,襯底1下面淀積有肖特基漏極13,鈍化層14完全包裹除了肖特基漏極底部以外的所有區域。其中:

      所述襯底1,采用n-型GaN;

      所述漂移層2,位于襯底1上部,其厚度為3~100μm、摻雜濃度為1×1015~1×1018cm-3;

      所述孔徑層3,位于漂移層2上部,其厚度c為0.5~2μm、摻雜濃度為1×1015~1×1018cm-3;

      所述電流阻擋層4,位于孔徑層3內的兩側,其厚度b為0.5~2μm,寬度a為0.5~4μm;

      所述孔徑5,位于兩個電流阻擋層4之間;

      所述溝道層6,位于兩個電流阻擋層4和孔徑5上部,其厚度為0.04~0.2μm;

      所述勢壘層7,位于溝道層6上部,其由若干層相同或不同的GaN基寬禁帶半導體材料組成,厚度為5~50nm;

      所述帽層8,其與左右兩個電流阻擋層4的水平交疊長度均大于0μm,帽層8的厚度為0.02~0.25μm,采用p型摻雜。

      所述器件兩邊的鈍化層14,其背面兩側刻有對稱的m個階梯,該左右兩個對稱的m個階梯上淀積有金屬,形成左、右兩個階梯場板15,各級階梯自下而上依次為第1階梯,第2階梯至第m階梯,m為大于零的整數,根據使用要求確定,其中第1階梯的寬度為S1,高度為L1;第2階梯的寬度為S2,高度為L2;第i階梯的寬度為Si,高度為Li;第m階梯的寬度為Sm,高度為Lm,各級階梯高度相同,即Lm=…=Li=...=L2=L1,L1的范圍為0.5~4μm,且第1階梯下表面距離襯底1下邊界的垂直距離W等于Li,各級階梯的高度會隨著t的增加而相應地增大,t為階梯場板與漂移層2之間的最小水平間距;各級階梯的寬度Si不同,Si自下而上依次增大,i為整數且m≥i≥1;

      該兩個階梯場板15與肖特基漏極13電氣連接,且兩個階梯場板與漂移層2之間的最小水平間距t為0.05~0.2μm,且滿足t<Si;階梯場板的下邊界所在高度低于或等于襯底1的下邊界所在高度,兩個階梯場板15的下部區域和鈍化層的背面填充有保護層16,該保護層16和鈍化層14均可采用SiO2、SiN、Al2O3、Sc2O3、HfO2、TiO2中的任意一種或其它絕緣介質材料;

      參照圖3,本發明制作基于漏場板的電流孔徑異質結晶體管的過程,給出如下三種實施例:

      實施例一:制作鈍化層和保護層均為SiN,且階梯場板的階梯數為1的基于漏場板的電流孔徑異質結晶體管。

      步驟1.在襯底1上外延n-型GaN,形成漂移層2,如圖3a。

      采用n-型GaN做襯底1,使用金屬有機物化學氣相淀積技術,在襯底1上外延厚度為3μm、摻雜濃度為1×1015cm-3的n-型GaN材料,形成漂移層2,其中:

      外延采用的工藝條件為:溫度為950℃,壓強為40Torr,以SiH4為摻雜源,氫氣流量為4000sccm,氨氣流量為4000sccm,鎵源流量為100μmol/min。

      步驟2.在漂移層上外延n型GaN,形成孔徑層3,如圖3b。

      使用金屬有機物化學氣相淀積技術,在漂移層2上外延厚度c為0.5μm、摻雜濃度為1×1015cm-3的n型GaN材料,形成孔徑層3,其中:

      外延采用的工藝條件為:溫度為950℃,壓強為40Torr,以SiH4為摻雜源,氫氣流量為4000sccm,氨氣流量為4000sccm,鎵源流量為100μmol/min。

      步驟3.制作電流阻擋層4,如圖3c。

      先在孔徑層3上制作掩模;

      再使用離子注入技術,在孔徑層內的兩側位置注入劑量為1×1015cm-2的p型雜質Mg,形成厚度b與孔徑層厚度相等,寬度a為0.5μm的兩個電流阻擋層4,兩個對稱的電流阻擋層4之間形成孔徑5。

      步驟4.外延GaN材料制作溝道層6,如圖3d。

      使用分子束外延技術,在兩個電流阻擋層4和孔徑5的上部外延厚度為0.04μm的GaN材料,形成溝道層6;

      所述分子束外延技術,其工藝條件為:真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源。

      步驟5.外延Al0.5Ga0.5N,制作勢壘層7,如圖3e。

      使用分子束外延技術在溝道層6上外延厚度為5nm的的Al0.5Ga0.5N材料,形成勢壘層7,其中:

      分子束外延的工藝條件為:真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源、高純Al源;

      步驟6.在勢壘層7上部外延p+型GaN,形成帽層8,如圖3f。

      使用分子束外延技術,在勢壘層7上部外延厚度為0.02μm的p+型GaN材料,形成帽層8;

      所述分子束外延技術,其工藝條件為:真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源、高純Mg源。

      步驟7.在帽層8左、右兩側刻蝕制作臺階9,如圖3g。

      在帽層8上制作掩模,使用反應離子刻蝕技術,在帽層8左、右兩側刻蝕深度為0.02μm,形成臺階9,且兩個臺階之間的帽層8與左右兩個電流阻擋層4的水平交疊長度均為0.1μm;

      反應離子刻蝕的工藝條件為:Cl2流量為15sccm,壓強為10mTorr,功率為100W。

      步驟8.制作左、右兩個注入區10,如圖3h。

      先在帽層8的上部及未被帽層8覆蓋的勢壘層7上部制作掩模;

      再使用離子注入技術,在勢壘層內的兩側注入劑量為1×1015cm-2的n型雜質Si,形成深度為0.01μm的注入區10;

      然后,在1200℃溫度下進行快速熱退火。

      步驟9.制作源極11,如圖3i。

      先在注入區10上部、未被帽層8覆蓋的勢壘層7上部、以及帽層8上部制作掩模;

      再使用電子束蒸發技術,在兩個注入區上部淀積Ti/Au/Ni組合金屬,形成源極11,其中:所淀積的金屬,自下而上,Ti的厚度為0.02μm、Au的厚度為0.3μm、Ni的厚度為0.05μm;

      電子束蒸發的工藝條件為:真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于

      步驟10.制作柵極12,如圖3j。

      10.1)在源極11上部、未被帽層8覆蓋的勢壘層7上部、以及帽層8上部制作掩模;

      10.2)使用電子束蒸發技術,在帽層8上淀積Ni/Au/Ni組合金屬,形成柵極12,其中:所淀積的金屬自下而上,Ni的厚度為0.02μm、Au的厚度為0.2μm、Ni的厚度為0.04μm;

      電子束蒸發的工藝條件為:真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于

      步驟11.制作肖特基漏極13,如圖3k。

      使用電子束蒸發技術,在整個襯底1的背面上依次淀積Ni、Au、Ni金屬,形成肖特基漏極13,其中:Ni的厚度為0.02μm、Au的厚度為0.7μm、Ni的厚度為0.05μm;

      淀積金屬所采用的工藝條件為:真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于

      步驟12.淀積SiN絕緣介質材料,形成包裹的鈍化層14,如圖3l。

      使用等離子體增強化學氣相淀積技術,在除了肖特基漏極13底部以外的其他所有區域淀積SiN絕緣介質材料,形成包裹的鈍化層14,其中:

      淀積鈍化層的工藝條件是:氣體為NH3、N2及SiH4,氣體流量分別為2.5sccm、950sccm和250sccm,溫度、射頻功率和壓強分別為300℃、25W和950mTorr。

      步驟13.在鈍化層內的左、右兩邊刻蝕第1個平臺,如圖3m。

      在肖特基漏極13的背面和鈍化層14的背面制作掩模,使用反應離子刻蝕技術在鈍化層14的背面左右兩邊內進行刻蝕,形成第1個平臺,其中:

      反應離子刻蝕的工藝條件為:CF4流量為45sccm,O2流量為5sccm,壓強為15mTorr,功率為250W。

      步驟14.制作第1階梯,如圖3n。

      參照圖4,本步驟的具體實現如下:

      在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,使用反應離子刻蝕技術,在鈍化層14左、右兩邊的第1個平臺內進行刻蝕,形成第1階梯,并得到第2個平臺,且第1階梯與漂移層2的最小水平間距t為0.05μm,第1階梯寬度S1為0.3μm,第1階梯高度L1為0.5μm,且第1階梯下表面距離襯底1下邊界的垂直距離W等于0.5μm,其中:

      反應離子刻蝕的工藝條件為:CF4流量為45sccm,O2流量為5sccm,壓強為15mTorr,功率為250W。

      步驟15.制作階梯場板15,如圖3o。

      15.1)在肖特基漏極13的背面以及帶有1個階梯的鈍化層14的背面制作掩模;

      15.2)使用電子束蒸發技術,即在真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件下,在左、右兩邊的第1階梯上淀積連續的金屬Pt,制作左、右對稱的兩個階梯場板15,階梯場板的下邊界所在高度低于襯底1下邊界所在高度0.2μm,并將該兩側的階梯場板與肖特基漏極電氣連接;

      步驟16.淀積SiN絕緣介質材料,制作保護層16,如圖3p。

      16.1)在肖特基漏極13的背面、階梯場板的下部區域和鈍化層14的背面制作掩模;

      16.2)使用等離子體增強化學氣相淀積技術,在兩個階梯場板15下部區域和鈍化層14的背面填充SiN絕緣介質材料,制作保護層16,完成整個器件的制作。

      所述等離子體增強化學氣相淀積技術,其工藝條件為:氣體為NH3、N2及SiH4,氣體流量分別為2.5sccm、950sccm和250sccm,溫度、射頻功率和壓強分別為300℃、25W和950mTorr。

      實施例二:制作鈍化層和保護層均為SiO2,且階梯場板的階梯數為2的基于漏場板的電流孔徑異質結晶體管。

      第一步.在襯底1上外延n-型GaN,形成漂移層2,如圖3a。

      在溫度為1000℃,壓強為45Torr,以SiH4為摻雜源,氫氣流量為4400sccm,氨氣流量為4400sccm,鎵源流量為110μmol/min的工藝條件下,采用n-型GaN做襯底1,使用金屬有機物化學氣相淀積技術,在襯底1上外延厚度為10μm、摻雜濃度為5×1015cm-3的n-型GaN材料,完成漂移層2的制作。

      第二步.在漂移層上外延n型GaN,形成孔徑層3,如圖3b。

      在溫度為1000℃,壓強為45Torr,以SiH4為摻雜源,氫氣流量為4400sccm,氨氣流量為4400sccm,鎵源流量為110μmol/min的工藝條件下,使用金屬有機物化學氣相淀積技術,在漂移層2上外延厚度c為1μm、摻雜濃度為1×1016cm-3的n型GaN材料,完成孔徑層3的制作。

      第三步.制作電流阻擋層4,如圖3c。

      3.1)在孔徑層3上制作掩模;

      3.2)使用離子注入技術,在孔徑層3內的兩側位置注入劑量為5×1015cm-2的p型雜質Mg,形成厚度b為1μm,寬度a為2μm的兩個電流阻擋層4,兩個對稱的電流阻擋層4之間形成孔徑5。

      第四步.外延GaN材料,制作溝道層6,如圖3d。

      在真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源的工藝條件下,使用分子束外延技術,在兩個電流阻擋層4和孔徑5的上部外延厚度為0.1μm的GaN材料,完成溝道層6的制作。

      第五步.外延Al0.3Ga0.7N,制作勢壘層7,如圖3e。

      在真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源、高純Al源的工藝條件下,使用分子束外延技術,在溝道層6上外延厚度為25nm的Al0.3Ga0.7N材料,完成勢壘層7的制作。

      第六步.在勢壘層7上部外延p+型GaN,形成帽層8,如圖3f。

      在真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源、高純Mg源的工藝條件下,使用分子束外延技術,在勢壘層7上部外延厚度為0.2μm的p+型GaN材料,完成帽層8的制作。

      第七步.在帽層8的左、右兩側,刻蝕制作臺階9,如圖3g。

      7.1)在帽層8上制作掩模;

      7.2)在Cl2流量為15sccm,壓強為10mTorr,功率為100W的工藝條件下,使用反應離子刻蝕技術,在帽層8左、右兩側進行刻蝕,且刻蝕區深度等于0.2μm,形成臺階9,且兩個臺階之間的帽層8與左右兩個電流阻擋層4的水平交疊長度均為1μm。

      第八步.制作左、右兩個注入區10,如圖3h。

      8.1)在帽層8的上部及未被帽層8覆蓋的勢壘層7上部制作掩模;

      8.2)使用離子注入技術,在勢壘層7內的兩側注入劑量為5×1015cm-2的n型雜質Si,制作深度為0.05μm的注入區10;然后在1200℃溫度下進行快速熱退火。

      第九步.制作源極11,如圖3i。

      9.1)在注入區10上部、兩邊未被帽層8覆蓋的勢壘層7上部、以及帽層8上部,制作掩模;

      9.2)在真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件下,使用電子束蒸發技術,在兩側的注入區上部淀積Ti/Au/Ni組合金屬,完成源極11的制作,且自下而上,Ti的厚度為0.02μm、Au的厚度為0.3μm、Ni的厚度為0.05μm。

      第十步.制作柵極12,如圖3j。

      10.1)在兩個源極11上部、兩邊未被帽層8覆蓋的勢壘層7上部、以及帽層8上部制作掩模;

      10.2)在真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件下,使用電子束蒸發技術,在帽層8上淀積Ni/Au/Ni組合金屬,完成柵極12的制作,且自下而上,Ni的厚度為0.02μm、Au的厚度為0.2μm、Ni的厚度為0.04μm。

      第十一步.制作肖特基漏極13,如圖3k。

      在真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件下,使用電子束蒸發技術,在整個襯底1的背面依次淀積金屬Ni、Au、Ni,形成Ni/Au/Ni組合金屬,完成肖特基漏極13的制作,且Ni的厚度為0.02μm、Au的厚度為0.7μm、Ni的厚度為0.05μm。

      第十二步.淀積SiO2絕緣介質材料,形成包裹的鈍化層14,如圖3l。

      在N2O流量為850sccm,SiH4流量為200sccm,溫度為250℃,射頻功率為25W,壓力為1100mTorr的工藝條件下,使用等離子體增強化學氣相淀積技術,淀積SiO2絕緣介質材料,以包裹除了肖特基漏極13底部以外的其他所有區域,完成鈍化層14的制作。

      第十三步.在鈍化層內的左、右兩側刻蝕制作第1個平臺,如圖3m。

      13.1)在肖特基漏極13的背面和鈍化層14的背面制作一次掩模;

      13.2)在CF4流量為20sccm,O2流量為2sccm,壓強為20mTorr,偏置電壓為100V的工藝條件下,使用反應離子刻蝕技術,在鈍化層左右兩側的背面內進行刻蝕,完成第1個平臺的制作。

      第十四步.制作第1階梯至第2階梯,如圖3n。

      參照圖4,本步驟的具體實現如下:

      14.1)在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,使用反應離子刻蝕技術,在鈍化層14左、右兩邊的第1個平臺內進行刻蝕,形成第1階梯,并得到第2個平臺,且第1階梯與漂移層2的最小水平間距t為0.08μm,第1階梯寬度S1為0.4μm,第1階梯高度L1為1.5μm,且第1階梯下表面距離襯底1下邊界的垂直距離W等于1.5μm;

      14.2)在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,使用反應離子刻蝕技術,在鈍化層14左、右兩邊的第2個平臺內進行刻蝕,形成第2階梯,并得到第3個平臺,第2階梯寬度S2為0.55μm,第2階梯高度L2為1.5μm;

      反應離子刻蝕的工藝條件為:CF4流量為45sccm,O2流量為5sccm,壓強為15mTorr,功率為250W。

      第十五步.制作階梯場板15,如圖3o。

      15.1)在肖特基漏極13的背面和帶有兩個階梯的鈍化層14的背面制作掩模;

      15.2)在真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件下,使用電子束蒸發技術,在鈍化層14左、右兩邊的第1階梯至第2階梯上淀積連續的金屬Au,以制作左、右對稱的兩個階梯場板15,階梯場板的下邊界所在高度低于襯底1下邊界所在高度0.2μm,并將該階梯場板與肖特基漏極電氣連接。

      第十六步.淀積SiO2材料,制作保護層16,如圖3p。

      16.1)在肖特基漏極13的背面、階梯場板的下部區域和鈍化層14的背面制作掩模;

      16.2)在N2O流量為850sccm,SiH4流量為200sccm,溫度為250℃,射頻功率為25W,壓力為1100mTorr的工藝條件下,使用等離子體增強化學氣相淀積技術,在兩個階梯場板15下部區域和鈍化層14的背面完全填充SiO2,完成保護層16的制作,從而完成整個器件的制作。

      實施例三:制作鈍化層為SiO2,保護層為SiN,且階梯場板的階梯數為3的基于漏場板的電流孔徑異質結晶體管。

      步驟A.采用溫度為950℃,壓強為40Torr,以SiH4為摻雜源,氫氣流量為4000sccm,氨氣流量為4000sccm,鎵源流量為100μmol/min的工藝條件,采用n-型GaN做襯底1,使用金屬有機物化學氣相淀積技術,在襯底上外延厚度為100μm、摻雜濃度為1×1018cm-3的n-型GaN材料,制作漂移層2,如圖3a。

      步驟B.采用溫度為950℃,壓強為40Torr,以SiH4為摻雜源,氫氣流量為4000sccm,氨氣流量為4000sccm,鎵源流量為100μmol/min的工藝條件,使用金屬有機物化學氣相淀積技術,在漂移層2上外延厚度為2μm、摻雜濃度為1×1018cm-3的n型GaN材料,制作孔徑層3,如圖3b。

      步驟C.在孔徑層3上制作掩模,再使用離子注入技術,在孔徑層內的兩側位置注入劑量為1×1016cm-2的p型雜質Mg,制作厚度b為2μm,寬度a為4μm的兩個電流阻擋層4,兩個對稱的電流阻擋層4之間形成孔徑5,如圖3c。

      步驟D.采用真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源的工藝條件,使用分子束外延技術,在兩個電流阻擋層4和孔徑5上部外延厚度為0.2μm的GaN材質的溝道層6,如圖3d。

      步驟E.采用真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源、高純Al源的工藝條件,使用分子束外延技術,在溝道層6上外延厚度為50nm的Al0.1Ga0.9N材質的勢壘層7,如圖3e

      步驟F.采用真空度小于等于1.0×10-10mbar,射頻功率為400W,反應劑采用N2、高純Ga源、高純Mg源的工藝條件,使用分子束外延技術,在勢壘層7上部外延厚度為0.25μm的p+型GaN材料,制作帽層8,如圖3f。

      步驟G.在帽層8上制作掩模,再采用Cl2流量為15sccm,壓強為10mTorr,功率為100W的工藝條件,使用反應離子刻蝕技術,在帽層8左、右兩側進行刻蝕,且刻蝕區深度等于0.25μm,制作臺階9,且兩個臺階之間的帽層8與左右兩個電流阻擋層4的水平交疊長度為0.5μm,如圖3g。

      步驟H.在未被帽層8覆蓋的勢壘層7上部以及帽層8上部制作掩模;再使用離子注入技術,在兩邊未被帽層8覆蓋的勢壘層7內兩側注入劑量為1×1016cm-2的n型雜質Si,制作深度為0.08μm的兩個注入區10;然后,在1200℃下進行快速熱退火,如圖3h。

      步驟I.在注入區10上部、帽層8上部以及兩邊未被帽層8覆蓋的勢壘層7上部制作掩模;再采用真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件,使用電子束蒸發技術,在兩側的注入區上部淀積Ti/Au/Ni組合金屬,制作源極11,其中所淀積的金屬自下而上,Ti的厚度為0.02μm、Au的厚度為0.3μm、Ni的厚度為0.05μm,如圖3i。

      步驟J.在兩個源極11上部、兩邊未被帽層8覆蓋的勢壘層7上部、以及帽層8上部制作掩模,再采用真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件,使用電子束蒸發技術,在帽層8上淀積Ni/Au/Ni組合金屬,制作柵極12,且自下而上,Ni的厚度為0.02μm、Au的厚度為0.2μm、Ni的厚度為0.04μm。,如圖3j。

      步驟K.采用真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件,使用電子束蒸發技術,在整個襯底1的背面上淀積金屬,制作肖特基漏極13,其中所淀積的金屬依次為Ni、Au、Ni,形成Ni/Au/Ni金屬組合,且Ni的厚度為0.02μm,Au的厚度為0.7μm,Ni的厚度為0.02μm,如圖3k。

      步驟L.采用N2O流量為850sccm,SiH4流量為200sccm,溫度為250℃,射頻功率為25W,壓力為1100mTorr的工藝條件,使用等離子體增強化學氣相淀積技術,淀積SiO2絕緣介質材料,以包裹除了肖特基漏極13底部以外的其他所有區域,完成鈍化層14的制作,如圖3l。

      步驟M.在肖特基漏極13的背面和鈍化層14的背面制作掩模,再采用CF4流量為20sccm,O2流量為2sccm,壓強為20mTorr,偏置電壓為100V的工藝條件,使用反應離子刻蝕技術,在背面的鈍化層14左、右兩側內刻蝕,形成第1個平臺,如圖3m。

      步驟N.制作第1階梯至第3階梯,如圖3n。

      參照圖4,本步驟的具體實現如下:

      n1)在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,使用反應離子刻蝕技術,在鈍化層14左、右兩邊的第1個平臺內進行刻蝕,形成第1階梯,并得到第2個平臺,且第1階梯與漂移層2的最小水平間距t為0.2μm,第1階梯寬度S1為0.7μm,第1階梯高度L1為4μm,且第1階梯下表面距離襯底1下邊界的垂直距離W等于4μm;

      n2)在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,使用反應離子刻蝕技術,在鈍化層14左、右兩邊的第2個平臺內進行刻蝕,形成第2階梯,并得到第3個平臺,第2階梯寬度S2為0.85μm,第2階梯高度L2為4μm;

      n3)在肖特基漏極13的背面和鈍化層14的背面制作一次掩模,使用反應離子刻蝕技術,在鈍化層14左、右兩邊的第3個平臺內進行刻蝕,形成第3階梯,并得到第4個平臺,第3階梯寬度S3為0.96μm,第3階梯高度L3為4μm;

      反應離子刻蝕的工藝條件為:CF4流量為45sccm,O2流量為5sccm,壓強為15mTorr,功率為250W。

      步驟O.在肖特基漏極13的背面和帶有三級階梯的鈍化層14的背面制作掩模,再采用真空度小于1.8×10-3Pa,功率范圍為200~1000W,蒸發速率小于的工藝條件,使用電子束蒸發技術,在背面鈍化層左右兩邊第1階梯至第3階梯上淀積連續的金屬Ni,完成兩個階梯場板15的制作,階梯場板的下邊界所在高度低于襯底1下邊界所在高度0.3μm,并將該階梯場板與肖特基漏極電氣連接,如圖3o。

      步驟P.在肖特基漏極13的背面、階梯場板15的下部區域和鈍化層14的背面制作掩模;再采用氣體為NH3、N2及SiH4,氣體流量分別為2.5sccm、950sccm和250sccm,溫度、射頻功率和壓強分別為300℃、25W和950mTorr的工藝條件,使用等離子體增強化學氣相淀積技術,在兩個階梯場板15下部區域和鈍化層14的背面填充SiN絕緣介質材料,制作保護層16,完成整個器件的制作,如圖3p。

      本發明的效果可通過以下仿真進一步說明。

      仿真:對本發明器件在反向擊穿情況下的二維電場分布進行仿真,結果如圖5,其中器件采用了3個階梯,擊穿電壓為-1050V;沿圖5中器件漂移層右側邊緣做垂直方向的切線,得到孔徑層下邊緣以下的縱向電場分布,結果如圖6。

      結合圖5和圖6所示的電場分布可以明顯地看出,本發明器件結構可以有效地調制器件內部和漂移層兩側表面附近的電場分布,增加器件內高場區的范圍,且使得器件內部和漂移層兩側表面附近的電場分布平坦,因此本發明器件可以有效實現反向阻斷功能。

      以上描述僅是本發明的幾個具體實施例,并不構成對本發明的限制,顯然對于本領域的專業人員來說,在了解了本發明內容和原理后,能夠在不背離本發明的原理和范圍的情況下,根據本發明的方法進行形式和細節上的各種修正和改變,但是這些基于本發明的修正和改變仍在本發明的權利要求保護范圍之內。

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